DRAM : ‘21.1Q까지 재고 증가 우려되나, ‘21.2H 공급 부족으로 전환될 가능성 매우 높음 • 글로벌 DRAM 업체들의 보수적 CAPEX 계획으로 ‘21년 신규 증설 라인은 매우 적을 것 • Cloud/Platform 기업들의 현재 재고 수준은 높으나, ‘20.1Q까지 대부분 소진될 수 있을 것으로 판단 • 중국 스마트폰 시장의 부진과 Apple의 iPhone 12 출시 지연의 여파로 ‘20.3Q 부진하나 4Q 모바일 수요 회복 예상 • ‘20.4Q 선제적 가격 인하를 통한 Amazon 등 주요 고객의 재고 확보 재개되도록 유도가 필요한 시점 • DDR5는 메모리 신뢰성 유지를 위해 On-die ECC(Error Correction Code) 구현 면적 증가로 10~15% 수준의 Die penalty 발생 • ‘20.4Q 선제적 가격 인하를 통한 Amazon 등 주요 고객 재고 확보 재개 유도 ‘21년 공급부족기 진입
NAND : 긍정적/부정적 전망이 모두 가능한 불확실한 시기 4가지 변수에 주목 • 금년 하반기는 공급 초과 : Server 증설 및 스마트폰 시장의 부진으로 ‘20년 하반기 가격 하락 불가피 • ’21년 수급의 첫번째 변수 : 삼성전자의 7세대 V-NAND의 Capa 전환 속도 및 정상 수율까지의 개선 속도 • ‘21년 수급의 두번째 변수 : IPO 이후의 Kioxia(舊 도시바)와 WDC(Western Digital Company)의 Capex 수준 • ’21년 수급의 세번째 변수 : YMTC의 128단 Xtacking 3D NAND의 성공적 양산 여부 • ‘21년 수급의 네번째 변수 : SK하이닉스의 176단 4D NAND의 ‘21년 하반기 양산 성공 및 정상 수율까지의 개선 속도
’21년 DRAM 업황 개선 가능성 매우 높으며, NAND도 우려 대비 양호할 것으로 전망 • 미국의 대중제재는화웨이에 이어 SMIC와 칭화유니그룹의 계열사(YMTC, uniSoC) 및 CXMT까지 확대될가능성 고조 • 팹리스(Hi-Silicon, uniSoC), 파운드리(SMIC), DRAM(CXMT), NAND(YMTC)에 대한 공세는, 미국에게 매우 효과적인 무기 • 미국과 중국의 긴장이 높아질수록, 미국은 중국의 반도체 산업에 대해 장비수출 금지 등 추가 제재 가능성 높아질 것 • IPO후 Kioxia에 들어오는 자금은 865억엔에 불과, ’20년과 ’21년 CAPEX는 비슷한 수준에서 결정될 가능성 높음
DDR 시리즈의 진행 속도는 둔화
새로운 메모리 규격, DDR5의 등장
용량 4배, 성능 2배 차세대 DRAM, ‘DDR5’ 표준안 정식 발표 • 7월 14일(현지 시각), 국제반도체표준협의기구(JEDEC)는 PC 및 서버용 DDR5 DRAM 규격 표준안을 정식 발표 • 2020년 LPDDR5의 스마트폰 침투는 이미 시작, ’21년부터 서버 및 PC에 본격 채용될 전망 Intel은 Alder Lake부터 DDR5 채용 • 5G, AI 등 정보 처리 속도가 더욱 중요해지는 시대에서, DDR5에 대한 수요는 빠르게 증가할 것으로 기대 DDR5의 등장은 ‘21년 DRAM 수급에 매우 긍정적 • DDR5부터 메모리 신뢰성 유지를 위해 On-die ECC(Error Correction Code) 구현 On-die ECC 면적으로 인한 Die penalty 발생 • 업체별 Tech에 따라 다르지만 Die penalty는 약 10~15% 수준 그에 따른 Bit 감소 효과가 있을 것이므로 DRAM 수급에 긍정적 • DDR5는 초기 Die penalty 및 수율 문제 등으로 공급이 제한될 전망, 이에 비해 교체 수요 확대되며 초기 가격 프리미엄 형성 예상
DRAM 수급 및 ASP 전망(Raw) : ‘20년 보수적 투자 및 ‘21년 하반기 수요 회복 반영
DRAM 수급 및 ASP 전망
DRAM 수급 및 재고 전망
제품별 DRAM 가격 추이 및 전망
DRAM Technology Roadmap
NAND 수급 및 ASP 전망(Raw) : 모든업체Capex 및 YMTC 128단양산성공여부불투명
NAND 수급 및 ASP 전망 : YMTC 128단 성공/실패에 따라 수급과 가격 방향성 변화 가능
NAND 수급 및 재고 전망
NAND Technology Roadmap
‘21년 CAPEX 확대로 소재, 부품, 장비업체 실적 개선될 것
’20년 보수적 투자 기조에 ‘21년 CAPEX 확대는 불가피 (Foundry > NAND > DRAM) • ’20년 DRAM: 삼성전자, SK Hynix, Micron은 연내 신규 설비투자 중단, 하반기 DRAM 가격 약세 전망으로 역시 투자 없을 것 • ’20년 NAND : 삼성전자, Toshiba Memory (Kioxia), SK Hynix, Micron 모두 신규 설비투자 중단 및 감산 돌입 • 결론적으로 ’21년 수요 성장 감안할 때, 추가 투자가 불가피 투자가 큰 폭으로 진행되지 않아도 최소한의 장비 투자는 필수적 2019~2020년 소재 업체의 부진 우려됐으나, 일본 수출 규제로 투자 진행되며 국산화 가속화 • 현 정부는 ‘소부장 2.0’이라는 이름 하에 신 전략 기술에 5조 투입, 공급망 관리 품목도 100개에서 338개로 확대 • 정부의 적극적 R&D 및 재정 지원과 생산 설비 투자 시 조세 감면 정책 펼칠 시, 소재 업체에 대한 주목과 함께 실질적 성장 기대 • 특히 EUV 관련 소재나 식각 소재 등 일본의 공격에 취약한 소재부터 각종 세정 및 CMP 소재까지 투자 지속될 것
글로벌 관심사는 EUV, ASML에 대한 관심은 더욱 높아질 것
EUV 생산을 하는 기업은 ASML이 유일, 현재 ASML의 EUV 장비는 Full Book 상태 • 현재로써 EUV 장비를 생산할 수 있는 기업은 ASML이 유일 EUV 외 장비 시장에서도 ASML의 지위는 독보적(M/S 85% 이상) • ASML의 EUV 장비 생산 Capa는 이미 풀 가동 상태로, EUV 장비 Lead Time은 1년 이상 향후 더 늘어날 가능성도 상존 • 특히 메모리 생산에 EUV 적용 본격화 시, EUV 물량 확보 경쟁이 일어날 것으로 전망 ASML의 초호황 기대 제품별 공정 로드맵, 미세화가 심화될수록 EUV 중요성은 상승 • 현재 로직은 7nm, DRAM은 1Znm 수준에서 EUV 적용 전망, 향후 스토리지 계열에도 EUV 적용 가능성 상존 • 미세화가 진행되면 진행될수록 EUV 공정의 원가 절감 효과는 ArFi 대비 효과적 패터닝 횟수가 크게 감소하기 때문 • EUV 중요성이 상승함에 따라 EUV 소재에 대한 관심도도 점차 증가 EUV 소재 내재화 움직임도 여전
글로벌 제조사 로드맵으로 보는 EUV의 중요성
글로벌 반도체 제조사는 EUV 도입 계획을 발표, 2021년 이후 EUV에 대한 수요는 폭발적으로 증가할 것 • TSMC와 삼성전자는 시스템 반도체 선단 공정에서 EUV를 적용 45~50K 당 10대 수준, 현재 양사 연간 100K 이상 투자 전망 • 삼성전자는 DRAM 공정에도 EUV를 적용, SK하이닉스 역시 EUV TSMC를 따라잡기 위한 삼성의 공격적 로드맵 + EUV 적용 범위 확대도입 계획 메모리에도 EUV가 적용되는 추세 • 인텔 역시도 2021년부터는 EUV를 도입한다는 계획이 존재 가능할 지는 미지수이나, 적어도 R&D 목적의 수요 발생할 것 EUV에 대한 수요는 급격히 증가, 그러나 ASML의 Capa는 한정적 • 현재 ASML은 연간 30대 이내의 장비를 생산, ‘21년에는 약 40대 수준으로 늘어날 것으로 기대 • 그러나 ’21년 삼성과 TSMC의 투자가 각각 100K 씩이라 가정할 때, 삼성과 TSMC만 합쳐도 총 40대의 EUV 장비가 필요 • 하이닉스와 인텔의 R&D 수요가 더해질 경우, 이미 수요는 ASML의 Capa를 초과 EUV 장비 Shortage 발생
TSMC를 따라잡기 위한 삼성의 공격적 로드맵 + EUV 적용 범위 확대
왜 노광공정은 중요할까?
회로의 선폭이 세밀해질수록 생산성은 증대, 에너지 효율은 상승 노광 공정은 실질적으로 반도체 회로를 그려내는 작업, 이때 회로를 얼마나 미세하게 그릴 수 있는 지가 생산성을 좌우 쉽게 말해 동일 면적 내에 그림을 더 작게 그리면, 더 많은 그림을 그릴 수 있음 면적 당 생산성 증대 + 원가 절감 뿐만 아니라 더 적은 에너지를 소모하여 더 많은 일을 할 수 있는 반도체를 만들게 됨 에너지 효율 향상 노광 공정의 난이도는 전체 공정 중 가장 높은 수준 높은 공정 시간 비중과 원가율이 문제 노광 공정은 공정 시간 기준으로 전체 생산 공정 시간의 약 60%를 차지하며, 원가율도 전체 중 약 35% 가량을 차지 노광 공정의 비용 문제 해결 시, 반도체 생산 비용 획기적 절감 가능 EUV를 해야만 하는 이유 기술력이 가장 많이 필요한 공정이다 보니 노광 공정 장비 시장 역시 과점 상태(ASML 85% 이상, 나머지 Nikon과 Canon)
ArFi EUV: 시스템 반도체 2030과 삼성전자 DRAM 초격차 전략의 핵심
EUV 공정의 원가 절감 효과는 ArFi 대비 획기적
일본과 한국의 무역분쟁이 EUV 반도체 소재에 집중되었던 이유
Metal Oxide Resist 계열에 대한 기대감 고조 Inpria에 몰리는 관심
Inpria MOx PR 공정의 아킬레스건: 일본의 Tokyo Electron 장비로 개발
EUV 공정별 Value Chain
반도체전공정개요도: 과거일본수출규제는난이도높은전공정에집중(감광액+ 식각가스)
노광공정 외에도 High-end 장비 및 소재에 대한 수요는 급격히 증가할 것
미세공정화 진행 시, ALD(Atomic Layer Deposition)나 ALE(AL Etching) 장비 등 High-end 장비가 필수적 • 게이트의 길이가 10nm대를 돌파하면서 원자 크기에 가까운 사이즈의 분자를 다루어야 함 • Si Oxide의 경우 3~5 옹스트롬 수준의 분자를 컨트롤 해야 함(1 옹스트롬은 원자 1개의 지름의 길이와 유사) • 결론적으로 High-end Foundry를 위해서는 원자 크기에 가까운 사이즈의 분자를 컨트롤 할 수 있는 High-end 장비가 필수적 High-end 장비는 더 이상 High-end Foundry의 전유물이 아니다 메모리 생산라인에도 적용 • 소스와 드레인 간의 간격이 30nm 이하일 때는 Gate Oxide나 DRAM Capacitor의 절연막 두께를 1Xnm에서 1nm 이하로 줄여야 함 • 현재 삼성전자와 SK하이닉스의 경우 High-end DRAM을 1Ynm(10nm 중반) 이하에서 생산 박막의 두께를 극한으로 줄여야 함 • 64단 이상의 고층 3D NAND를 만들 때에도 전자가 오가는 Word line을 금속으로 채울 때, ALD 활용 FET 구조 다변화와 미세공정화로 인해 소재에 대한 연구도 다변화 • 미세공정화가 진행되며 누설 전류의 문제를 해결하면서도 소자 성능을 향상시킬 수 있는 소재에 대한 고민 지속 • Substrate, Gate, Gate Oxide 등 소자를 구성하는 소재에 대한 개발 진행중 • 기존의 실리콘 위주의 소재에서 탈피하여 합성된 소재를 사용하는 방안이 시도되는 추세 소자나 웨이퍼 자체의 소재 뿐 아니라, 식각, CMP 등 Front-end에서 이용되는 소재에도 주목 • 소재 국산화 이슈에 해당되는 식각 소재는 물론, 증착에 이용되는 프리커서(High-K, Low-K 등)에 대한 연구도 진행 • 소재의 경우 장비보다도 꾸준한 매출이 발생하며, 점차 고마진 소재 적용이 확대되고 있는 국면 • High-end 공정을 위한 소모성 부품 또는 소재에 대한 수요 더욱 확대될 것
- 5G 보급기에 발생한 COVID-19는 Untact Economy로의 빠른 전환을 서두르게 하는 기회 요인으로 작용 - 빅데이터(Big Data)를 처리할 수 있는 인공지능 솔루션의 수요가 급증하며 High-end Foundry 산업은 이미 Super Cycle 진입 - 파운드리 시장에서 TSMC의 입지는 여전히 독보적이지만, 삼성전자도 IBM에 이어 nVidia 제품군 수주하며 빠르게 개선중 - TSMC와 삼성전자의 3nm 및 2nm에서의 엇갈린 로드맵으로, 2022~2024년 High-end Foundry 산업의 격변기 예상 - 미국의 대중 수출제재로 인해 화웨이와 SMIC 등 중국의 Tech 산업은 High-end 스마트폰과 파운드리 시장에서 고전 예상 - 메모리 반도체는 단기 하락 사이클이지만, 지난해에 이어 올해 CAPEX도 보수적. ’21년 업황 회복 및 CAPEX 확대 전망
COVID-19와 미국의 대중 수출제재가 남긴 긍정적 시그널
예상치 못하게 다가온 COVID-19는 글로벌 경기 쇼크를 가져왔다. IT H/W 부문도 예외가 아니었다. 그러나 5G 보급기에발생한 COVID-19는 비대면 경제(Untact Economy)로의 빠른 전환을 서두르게 만드는 기회 요인으로 작용하고 있다. 한편Intel의 7nm 공정 지연은 nVidia, AMD와 같은 Fabless 회사들의 입지를 더욱 강화해 주었으며, High-end Foundry 산업의전성기를 열어주었다. 미국의 대중 수출입 제재로 화웨이의 스마트폰 점유율은 급격한 하락 추세가 전망되며, 칭화유니그룹과 SMIC도 향후 미국의 결정 여부에 따라 추가적인 제재를 받을 수 있을 것으로 전망된다.
3Q보다 4Q가 더 기대되고, ’20년보다 ’21년이 더 기대되는 IT H/W
구매 측면에서 바라본 비대면 경제(Untact Economy)의 특징은 온라인 구매가 증가한다는 것이다. 과거에는 양판점에 방문해서 세일즈맨의 설명에 좌우되는 측면이 많았지만, 이제는 온라인을 통해 본인이 정보를 수집하고 구매할 제품을 결정한다.브랜드 파워가 높은 업체의 가성비 높은 제품을 스스로 결정해 구매하는 성향이 높아지는 것이다. 따라서 마케팅 비용도 줄어들 수 있다. 3분기 삼성전자는 메모리 반도체의 실적 하락을 IM, CE 부문에서 충분히 커버할 수 있을 것이며, 4분기에는Apple의 iPhone12의 생산량이 급증하며 메모리 반도체 출하량 증가, 디스플레이 실적 개선을 기대할 수 있다. 그리고 ’21년에는 기다리던 DRAM 산업의 수급이 공급과잉에서 공급부족으로 전환될 것으로 전망한다.
IT H/W의 회복기에 대비한 투자전략이 필요한 시점
다음 해에 투자할 CAPEX 금액은 전년 4분기 정도에 결정된다. 현재의 메모리 가격 하락 추세를 보면, 메모리 반도체 투자는보수적인 투자기조가 유지될 가능성이 높다. 그러나 Foundry는 3nm 시대의 호황기를 준비해야 하고, 메모리 수급이 반전되면 CAPEX는 수요에 맞추어 증설하는 것이 불가피해 질 것이다. DDR5를 많이 생산하려면, 그만큼의 Die Penalty도 감수해야 한다. COVID-19가 끝난다고 전기차, 자율주행차로의 전환이 늦추어지지도 않을 것이다. 금년 하반기가 매수적기다.
‘20.3Q 중국 홍수로 중국내 스마트폰 출하량 및 생산량 감소, iPhone12 생산도 지연 • 중국 7월 스마트폰 판매량은 YoY -35.5%를 기록, 홍수 피해 영향권에서 벗어나지 못하며 재고 증가 • Huawei의 High-end 스마트폰에 사용될 AP와 MODEM 부족으로 글로벌 판매도 부진 유럽과 남미에서 삼성전자 반사 수혜 • 중국과의 국경 분쟁 이후 반중정서가 강해진 인도 시장에서 삼성전자 스마트폰과 피처폰 판매 호조 • Apple iPhone12도 카메라 렌즈, 모뎀, 중국홍수 여파, COVID-19로 인한 재고 누적 등 여러가지 가능성 거론되며 양산 지연 • ’20.3Q 중국과 Apple향 Mobile OLED, DRAM, NAND 등 주요 부품 판매 부진 불가피 4Q에 출하량 몰리게 될 것
반도체 : ’20년 매우 보수적인 DRAM 투자 및 ’21년 상반기 실질 Capa 감소 예상 ‘21년 Capex 확대 적기 • 지난 2년간 DRAM 부문의 보수적인 투자로 ‘21년 하반기 DRAM 수급이 공급부족으로 돌아설 가능성은 대단히 높음 • 금년 하반기는 공급 초과 : 하반기 DRAM 신규 투자는 자제할 것으로 전망되며, 연말까지 DRAM 재고 최소화가 바람직 • ‘20.4Q 선제적 가격 인하를 통한 Amazon 등 주요 고객의 재고 확보 재개되도록 유도가 필요한 시점, Mobile 수요는 회복될 것 • ’21.1Q 삼성전자는 DRAM 13라인의 CIS 전환을 통한 실질 Capa 감소시킬 적기 연말까지 재고 최소화, 내년 상반기 Capa 감소 • 삼성전자는’20.3Q IM, CE 부문의 초호황, 20.4Q SDC의 급격한 실적 개선으로 메모리 부진 상쇄 가능 • High-end Foundry는 TSMC (3nm FinFET, 2nm GAA)와 삼성전자 (3nm GAE, 3nm GAP)의 양강구도 지속 및 업황 개선 기대 • SK하이닉스는 ’21.1Q까지 실적은 답보상태가 예상되나, 현재의 투자 기조가 이어진다면 ’21.2Q부터 실적은 빠르게 급증할 것
디스플레이 : LCD는 호황 지속, OLED는 Mobile과 TV 모두 3Q 보다 4Q 가파른 개선 • Untact Economy의 특징 : 온라인 구매비율급증, 세일즈맨의 역할 하락으로 브랜드파워 및가성비높은 삼성과 LG의 65” 4K LCD TV 초호황 • Apple의 Mobile OLED 구매는 4Q에 집중될 것이며, OLED TV는 SONY의 P/S 5 출시에 맞춘 48”/55”의 성공적 프로모션 기대 • 다만, ’21년 OLED TV 판매량을 급증시키려면 보급형 모델 확대와 패널가 인하가 필수적일 것으로 전망
시스템 반도체를 이끄는 AI
시스템 반도체 시장의 성장을 이끄는 것은 AI 관련 칩 • 인공지능을 필요로 하는 분야는 매우 다양 로보틱스, 자율주행, 비즈니스 인텔리전스, 스마트 팩토리, 개인 비서 등 • 초고성능 AI 구현을 위해서는 머신러닝, 딥러닝, 인공지능 플랫폼, 이미지 인식 등이 필요 • CPU, GPU, FPGA, ASIC 등의 시스템 반도체와 데이터를 수집하는 각종 센서, 그리고 결과값을 만들어내고 분석하기 위한 메모리반도체들이 필요 바야흐로 반도체 산업의 새로운 Super Cycle이 도래
AI Chip의 성장성은 기존 제품 대비 뛰어날 것
시스템 반도체 시장의 성장을 이끄는 것은 AI 관련 칩 • AI 구성을 위해서는 방대한 양의 정보를 처리할 HPC(High Performance Computing) 제품이 필요 • HPC를 위해서는 초고성능 대용량 서버가 필요 CPU, GPU, FPGA 등 AI 관련 반도체 수요 증가 전망 • 특히 인공지능을 위한 컴퓨팅은 단순한 서버가 아닌 최적화된 솔루션이 필요하므로 솔루션 사업 위주의 성장 전망 4차산업혁명과 AI의 발전으로 ASIC의 시대가 도래할 것 • 기존 반도체 제품 중에서는 GPU, FPGA 등의 성장이 가파를 것이나, 향후 Google의 TPU처럼 새로운 인공지능 연산용 칩 필요 • 또한 CPU, GPU 등의 데이터 전송 속도를 최적화 하고, GPU 또는 CPU 간의 시스템 최적화 및 연결 환경 만들어줄 수 있는 네트워킹 시스템 수요도 증가할 것
AI 시장 세분화
Cloud 기반의 머신러닝, 딥러닝 시장의 고성장 예상 • 딥 러닝은 기본적으로 훈련(Training)과 추론(Inferencing) 시장으로 양분 • 훈련은 방대한 양의 데이터를 기반으로 AI를 학습시키는 과정 상당한 시간이 소모되며 추론에 비해 훨씬 복잡 • 추론은 AI가 훈련된 모델을 기반으로 유의미한 결과값을 내는 과정 AI가 서비스되는 단계로, 응답시간과 전력소모량이 중요 훈련 시장은 이미 큰 시장, 추론의 영역은 아직은 부족하지만 성장성이 기대되는 시장 • 향후 Edge Computing이 활성화될 경우, End 기기가 빠른 시간 내에 이용자에게 결과를 내줘야 함(ex. 자율주행차) • 충분한 훈련을 거친 AI라도 실질적으로 유의미한 시간 내에 유의미한 결과를 도출하지 못하면 현실에서 유용하기가 힘듦 • 결국 AI의 상용화를 위해서는 추론의 영역이 반드시 필요 추론 시장의 성장성은 훈련 대비 훨씬 큰 폭의 성장성 기대
AI 칩의 변화
Data Center와 Edge에 탑재될 칩은 서서히 변화할 것 • 훈련의 영역에서는 빠른 연산 능력이 가장 중요 GPU 위주에서 점차 연산 전용칩인 ASIC로 변화 • 추론은 빠른 응답 시간이 중요하나, 점차 데이터 처리도 중요해질 것 CPU 위주에서 GPU로 비중 확대될 전망 • 응답 시간과 전력 소모량이 중요한 Edge의 경우 ASIC보다는 GPU 위주로 변화할 가능성이 훨씬 높음
AI 시장 활성화에 따라 Solution의 중요성 부각
머리가 좋아도 몸이 따라가지 못하면 무용지물 • AI의 두뇌라 할 수 있는 CPU, GPU, TPU 등이 아무리 좋아도, 막상 데이터의 전송 시간이 느리다면 전체적 성능은 그대로일 것 • AI Chip의 정보 처리 속도에 맞추어 데이터를 공급해주는 것이 중요 전송의 지연시간을 줄일 수 있는 네트워킹 시스템 필요 • 향후 AI Chip 성능을 제고 시켜줄 수 있는 네트워크 시스템과 소프트웨어 등이 결합된 Solution 사업도 성장이 기대 NVIDIA의 Mellanox 인수는 데이터 전달 속도 향상을 위한 AI Total Solution 사업을 의미 • NVIDIA의 GPU는 병렬처리를 통한 빠른 연산이 강점이지만, GPU가 연산할 데이터를 CPU에 빠르게 전달하지 못하면 성능 하락 • 원래 CPU와 GPU는 현재 PCIe를 통해 통신하는데, PCIe 대역폭이 GPU의 연산 속도를 감당하지 못하는 경우가 많음 • Mellanox의 InfiniBand는 고성능 I/O 장비 간 연결 시 높은 throughput과 낮은 Latency 제공 데이터 전달 속도 대폭 향상
반도체 Chip의 솔루션화
마이크로 컴포넌트 대비 SoC가 주목을 받는 것도 솔루션화의 개념으로 생각할 수 있음 • MCU는 하나의 칩으로 구성되어 있으며 특정 작업만을 수행할 수 있도록 내부에 프로그래밍이 되어 있음 • SoC는 MCU와 비슷하지만 칩 내부에 다양한 Chip이 탑재되어 있어 MCU의 기능 뿐 아니라 다른 작업도 가능 솔루션화 • 저전력 고성능 구현을 위해 최대한 집적도를 높이면서 모든 기능을 몰아 넣으려는 Solution 개발이 중요해지고 있음을 의미 SoC 중에서도 PC 대비 Mobile에 주목 • AI의 상용화 단계에서는 모든 세트 기기에 AI가 탑재될 것 소형 기기에도 AI가 탑재되기 위해서는 AI Chip의 소형화가 필요 • Mobile SoC에 집중하는 이유는 결국 Chip의 소형화가 필요하기 때문이며, 소형화 시 전력 소모량도 줄어 더욱 상용성 높아짐 • 최근 반도체는 저전력, 고성능을 위해 SoC, SiP 등 최대한 효율적 방법 이용하여 스마트폰, 자율주행, 로봇 등에 사용
저전력, 고효율을 위한 차세대 Chip, Neuromorphic
뇌에서 찾은 반도체의 미래, 뉴로모픽 칩 • 인공지능 = 인간의 지능이 가진 역할을 대신하는 시스템 뇌의 연산 구조를 반도체에 적용해보자는 시도 발생 • Neuromorphic Chip = 인간의 신경계 구조를 본떠 만든 반도체 Chip 뇌의 촘촘한 병렬 구조 뉴런을 지원 • 연관된 뉴런들이 서로 연결되며, 최적화된 모델링 구조를 S/W적으로 갖추는 것이 핵심 폰 노이만 구조의 한계를 극복하는 NPU(Neuromorphic Processing Unit) • 기존 폰 노이만 구조는 연산장치인 CPU와 저장장치인 메모리가 전송회로인 Bus로 연결되어 작동 • CPU가 아무리 좋아도 메모리와 Bus의 성능이 받쳐주지 않으면, 데이터가 원활히 CPU로 전송이 되지 않는 병목현상 발생 • NPU는 연산과 저장 및 통신 기능이 융합된 시스템이기 때문에 병목 현상으로 인한 처리속도 저하 문제를 해결
뉴로모픽 칩의 특징
TESLA의 비밀, NPU
TESLA는 자율주행차 제조기업이 아닌 Tech 기업 • TESLA의 1년 주가 수익률은 약 200% 이상, 그러나 TESLA와 비슷한 전기차 판매 대수를 자랑하는 BYD의 수익률은 77% 수준 • TESLA의 주가 향방은 단순히 전기차 판매대수로 설명이 불가 TESLA는 일반적인 자동차 제조업체와 다른 경쟁력이 있음 • TESLA는 자율주행차를 판매 인공지능에 기반한 자율주행 시스템(FSD)이 TESLA의 가장 큰 경쟁력 TESLA의 진정한 경쟁력은 NPU • TESLA는 자율주행에 적용하는 중앙 집중형 고성능 컴퓨터용 ASIC를 직접 설계, 연산 처리 성능은 144TOPS(초당 144조회) • TESLA는 외부 구매 및 자체 개발한 반도체 칩들을 묶어 SoC로 만들며, 해당 SoC에는 2개의 NPU가 탑재 • TESLA의 중앙집중형 고성능 컴퓨터인 HW3.0은 2019년 초에 도입되었으며, 기존 시스템을 6년 이상 앞선 기술로 평가
TESLA가 자체 개발한 칩들로 이루어진 자율주행용 SoC
삼성전자가 GPU를 포기한 이유
삼성전자의 미래는 NPU
지배할NPU 이전의 시장을 지배할 GPU
인공지능 시대의 도래로 더 강한 AI 반도체가 지속적으로 등장할 것
NPU 이전의 시장을 지배할 GPU
인공지능 시대의 도래로 더 강한 AI 반도체가 지속적으로 등장할 것
심층신경망 시대의 인공지능 성능의 기준 줄(Joule) 당 지능 수치가 될 것
반도체 미세 공정의 이유
MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 구성과 구동방식 • MOSFET = 게이트에서 기판의 수직 방향으로 형성된 MOS 구조 + 수평 방향으로 형성된 FET 구조의 결합 • MOSFET은 Gate, Source Drain, Substrate의 4가지 단자로 구성, 게이트에 거는 전압을 조절하여 소스와 드레인 사이 전류 조절 • 게이트에 낮은 전압 인가 시 소스와 드레인 사이 전류가 차단되며, 높은 전압 인가 시 전류가 흐르는 방식 일종의 스위치 미세공정화를 통해 MOSFET 구조를 작게 만드는 이유는 고성능, 저전력을 구현하기 위함 • 무어의 법칙에 따라 반도체 소자의 크기 축소되며 MOSFET의 모든 수직, 수평 방향 크기는 축소 동일 면적 내 고집적 가능 • 또한 트랜지스터 소자의 크기가 줄어들면서 처리 속도가 빨라지며, 인가해야 하는 전압의 크기가 작아짐 고성능, 저전력 구현 • 결론적으로 반도체 소자의 경박단소화는 고성능, 고용량, 저전력이라는 장점을 얻게 되며, 웨이퍼 수율도 좋아짐
미세공정화에 따른 문제점, 누설 전류
미세공정화는 전력 효율을 제고하나, 누설 전류 문제를 초래 • 미세공정화는 소자의 크기를 줄인다는 것 소자를 구성하는 모든 부분의 물리적 크기가 감소하며 관련된 값들도 반감 • 이때 문턱 전압이 감소할 경우, 인가해야하는 전압의 크기가 줄어 전력 효율 상승하나 낮은 전압에서도 전류가 통할 수 있게 됨 • 결론적으로 미세공정화는 전력 효율을 높이나, 동시에 누설 전류의 문제를 발생시킬 수 있는 양날의 검 누설 전류가 문제가 되는 2가지 이유: 1) 전력 효율 문제, 2) 오작동 발생 가능성 • 전류가 불필요하게 통하기 때문에 전력 효율이 저하됨 소모되는 전력량 대비 반도체의 성능이 낮아진다는 의미 • 의도하지 않은 곳에서 전류가 흐를 수 있으므로, 의도하지 않은 동작이 발생 기기 오작동 발생의 원인이 됨 • 누설 전류는 반도체의 성능과 효율을 개선하기 위해 반드시 극복해야 할 과제
누설 전류가 발생하는 2가지 원인
1. 채널 길이의 감소 • 채널은 전류가 흐르는 영역으로, Gate에 일정 수준의 전압을 인가할 시 ‘소스’와 ‘드레인’ 사이에 형성 • 미세공정화(Scaling)를 위해 게이트의 길이를 줄이다 보면, 자연스럽게 채널의 길이도 감소 • 극도로 미세한 게이트 길이 내에서 전하를 컨트롤 하기 어려우며, 채널 길이 축소 시 전류를 차단해도 전류가 세는 현상 발생 2. Gate 크기 축소 • Gate는 소스와 드레인 사이의 채널 영역을 적절히 눌러서 전류를 조절 물이 흐르는 호스를 위에서 눌러서 물을 차단하는 개념 • 그러나 미세공정화로 게이트 크기가 작아지며 호스를 제대로 누를 수 없게 된 것 결국 물이 새는 것처럼 누설 전류가 발생 • 밑의 기판(Substrate) 부분이 너무 얇고 작다 보니, 다소 부드러워진 탓에 게이트가 채널을 제대로 누를 수 없는 문제도 발생
누설 전류 문제를 해결하는 2가지 방안
1. FET 구조 변화를 통한 채널 길이 감소 문제 해결 • 누설 전류를 막기 위해 채널의 길이를 길게 해줄 필요가 있었으나, 채널의 길이를 길게 할 경우 소자의 크기가 도로 커지게 됨 • 채널의 길이는 줄여야 하므로 동일한 길이 내에서 소자의 효율을 높이는 방안을 고민 채널과 게이트의 접합면을 확대 • 실리콘 기판을 상어 지느러미(Fin) 모양으로 튀어나오도록 하고, 게이트가 이를 감싸도록 하여 접합면 확대 FinFET 구조 2. Gate와 Channel 사이의 절연층 소재(유전체) 변경을 통한 게이트 크기 축소 문제 해결 • 게이트와 기판 사이에는 Insulator가 존재하여 전류를 더 효율적으로 전달하거나 차단할 수 있도록 도움 • 기존에는 𝑆𝑖𝑂2 Insulator를 이용했으나, 소자 크기가 작아지면서 더 효율이 좋은 소재가 필요하게 됨 High-K의 등장 • High-K는 유전율이 높은 물질을 의미하며, 쉽게 말해 배선 간 전류 차단 능력이 뛰어나고 게이트 절연 특성이 좋다는 것
Intel의 High-K + Metal Gate(HKMG) 도입
초미세공정에 High-K Insulator(고유전율 절연막)의 도입은 필수적 • K는 유전 상수를 지칭, 즉 High-K는 유전율이 높은 물질. 이때 유전율이란 부도체이면서도 전류 진행을 가능케 하는 정도를 말함. • 유전율이 높다는 것은 기존 대비 많은 전류가 흐르는 환경에서도, 효율적으로 전류를 차단할 수 있음을 의미 • 결론적으로 유전율이 높아야 게이트 길이가 짧아도, 누설 전류를 잘 차단할 수 있음 High-K는 초미세공정에 필수적 Gate 소재도 변화, Intel은 45nm부터 HKMG를 도입 • Insulator를 High-K로 바꿔도 Gate 소재를 Si(실리콘) 계열로 유지할 경우, 금속 대비 저항 값이 수백배로 상승 • 게이트의 저항값이 높으면 게이트 전압 전달 속도가 늦어지고 결국 성능이 저하 저항값이 낮은 금속 계열 게이트를 이용 • 그러나 금속 소재는 문턱 전압을 조절하기 어려운 특성을 보유하여 누설 전류 차단에 어려움 Gate Oxide로 High-K를 적용
FinFET의 도입과 필요성
2차원의 Planar 형태에서 3차원의 FinFET 구조로 진화 • FinFET은 소스와 드레인 자체를 실리콘 핀(Silicon fin) 형태로 만들어 소스와 드레인의 높이만큼 전류가 흐를 통로를 확보 • 기존의 Planar 형태는 한쪽 면으로만 전류가 흐르나, FinFET에서는 앞, 뒤, 위쪽까지 3차원적으로 3개의 면을 통해 전류가 흐름 • 기존에는 Gate의 역할을 하는 면이 1개였다면, FinFET은 3개의 게이트(Tri-gate)가 존재 훨씬 많은 양의 전류가 흐르도록 하면서도, 전류 차단 시 더 효율적으로 전류를 제어할 수 있는 장점이 있음 Intel의 22nm 3D Tri-gate 도입과 삼성, TSMC의 맹추격 • Intel은 2011년 3D Tri-gate 도입을 전격 발표하며 1세대 FinFET 적용에 선두, 반면 삼성과 TSMC는 14/16nm부터 FinFET 도입 • 14nm까지는 Intel이 2세대 FinFET을 공개하며 선두의 지위를 유지하고, 삼성과 TSMC가 그 뒤를 맹추격 하는 모습
Intel 수난시대, 10nm 고전과 7nm 지연
Intel의 고전은 10nm에서 시작, 미세공정화의 한계 우려가 대두 • Intel은 2015년 14nm 2세대 FinFET 선보인 이후, 2019년 말 10nm 공정 기반의 아이스레이크(ICE LAKE) 프로세서 출시 • 그러나 ’20년 3월, Intel은 10nm 공정의 수율이 22nm보다도 떨어진다며 사실상 ‘실패’를 선언 미세공정화 한계 우려 대두 이어진 Intel의 7nm 지연 공식 선언과 TSMC로의 발주 삼성과 TSMC의 양강체제 고착화 • 자사 제품을 자신의 Fab에서 만드는 IDM 모델 고집한 Intel은 2Q20 Conference Call에서 7nm 지연을 공식 인정 • 당초 21년으로 예정됐던 Intel의 7nm는 최소 2022~2023년으로 지연, 10nm의 경우에도 3Q20까지 본격 양산이 지연 • Intel은 7nm 지연으로 인해 차세대 제품을 TSMC의 6nm 공정으로 대규모 발주 • 향후 Intel의 외주 생산 체제로의 전환 여부는 알 수 없으나, 금번 지연 사태로 Intel은 Foundry 시장에의 재진입 어려울 것
삼성과 TSMC의 기술 경쟁은 지속
TSMC는 7nm부터 삼성전자 대비 공정 우위 점유 • 14nm까지만 해도 성능과 도입 시기 면에서 모두 TSMC를 앞질렀던 삼성은 10nm부터 성능 면에서 따라 잡히기 시작 • 7nm 수준에서 삼성의 7nm LPP는 고클럭 구간에서 TSMC의 N7+ 공정 대비 10~20% 수준의 전력 효율 차이를 보이기 시작 • 5nm에서는 TSMC 대비 면적과 밀도 측면에서 30% 차이가 발생 TSMC의 영업이익률이 40%에 달할 수 있는 이유 삼성의 반격, 3nm Gate-All-Around(GAA) FET의 등장 • 7nm FinFET 공정 이후 TSMC에게 선두를 빼앗긴 삼성은 3nm부터 GAA FET 시도 4nm는 삼성의 마지막 FinFET 공정 • GAA 구조는 FinFET 대비 게이트와 채널 간 접점을 늘려 누설 전류 문제와 전력 효율 문제를 해결 TSMC 대비 구조 우위 점유 • 삼성은 3nm GAA 공정에서 1세대를 Early(3nm GAE), 이후 성능과 전력이 개선된 2세대를 Plus(3nm GAP)라 지칭
차세대 반도체 구조 GAAFET과 그 이후의 미래
‘미세화 한계’의 구원투수, Gate-All-Around(GAA) • 3D Tri-gate 구조를 적용한 FinFET 역시 3nm 이하의 구간에서는 ‘단채널 효과’라는 부작용을 피할 수 없었음 구조 변화 시도 • GAA는 3D 구조에서 한 발 더 나아가, 채널의 아랫면까지 모두 게이트로 감싸, 4면에서 게이트가 채널을 컨트롤 4개의 게이트 • GAA는 유효 채널 너비(Effective gate width)를 확대함으로써 전류량을 늘리고, 채널 조절 능력을 제고 1세대 원통형 구조의 GAE에서 진화한 차차세대 반도체 소자 구조 GAP는 MBCFET(Multi Bridge Channel FET) • MBCFET은 가늘고 긴 와이어 형태의 GAA 구조를 발전시켜 종이처럼 얇고 긴 모양의 나노시트를 적층하는 방식 • MBCFET은 GAA 대비 유효 채널 너비 확대가 가능할 뿐 아니라, FinFET 공정과의 호환성도 높아 기존 설비와 제조 기술 활용 가능 • 다만 GAE 이후의 구조는 아직까지 MBCFET 외에도 vGAA나 hGAA 등 유망 반도체 소자 후보군이 존재
MOSFET 보완 혹은 대체할 수 있는 차세대 유망 반도체 소자 후보군
FET 구조의 변화와 미래 후보 기술의 변화
IMEC에서 제시한 트랜지스터 로드맵
TFET : Tunnel FET
CNTFET: Carbon Nanotube FET
NCFET
고이동도 MOSFET 구현 위해 Ge(게르마늄) 소재에도 관심
Ge는 Si 대비 높은 정공/전자 이동도를 보여, 미세공정화에 더욱 유리 • 반도체 소자의 크기를 줄이는 이유는 속도의 향상을 위함이나, 크기를 줄이면 누설 전류 문제가 심화 • 그러나 원래부터 전하의 이동 속도가 빠른 소재를 이용할 경우, 소자의 크기를 줄이지 않아도 전하의 속도가 실리콘보다 빨라짐 • Ge는 Si 대비 높은 정공/전자 이동도를 보이고, Si 위에서 III-V보다도 에피택시 성장 속도가 빨라 반도체계의 유망주로 대두 남아있는 과제는 Oxide 층의 소재 • 실리콘은 산소만 닿으면 SiO2를 형성했으며, Metal/SiO2/Si 구조는 매우 좋은 전기적 특성 보여 현재도 상용 중 • 그러나 Ge의 경우 산소와 접촉할 시 𝐺𝑒𝑂2 뿐 아니라, 𝐺𝑒𝑂𝑥와 같은 불안정 물질을 형성. 𝐺𝑒𝑂𝑥는 물에도 녹는 등 많은 문제 발생 • 즉 핵심은 Ge와 파트너를 이룰 Oxide 층에 대한 연구 현재 금속 계열을 포함한 다양한 종류의 Oxide층이 연구되고 있음
과거부터 다양한 논의 많았지만, 차세대 소재 채택 가능 여부가 중요
삼성에 맞서는 TSMC, 2nm FinFET을 GAA로 전환
TSMC는 당초 FinFET으로 발표했던 기존의 2nm 로드맵을 GAAFET으로 전환 • TSMC는 당초 2nm까지 FinFET을 유지하겠다 발표했으나, 최근 3nm 로드맵은 유지하되 2nm는 GAA 구조 전환을 선언 • TSMC는 대만 신주시(新竹市)에 2nm 공장을 건설할 계획이며, 공정 개발을 선점하기 위해 엔지니어 8천명을 투입 • 시장은 TSMC가 2022년 말까지 3nm 칩 양산에 돌입하고, 2023~2024년에 2nm 양산을 시작할 것으로 전망 공정 로드맵 상의 우위는 빼앗겼으나, 실질적인 성능 차이는 크지 않을 수 있다 • TSMC는 2nm 로드맵을 선점했지만, 이것이 공정 우위를 의미하지는 않음 삼성전자의 3nm는 GAE와 GAP로 구분되기 때문 • 삼성은 3nm부터 GAA를 적용, 차세대 공정에서는 TSMC 앞설 것 TSMC는 2nm 진행 시 GAA 전환에 난항을 겪을 것으로 예상 • 또한 TSMC의 2nm GAA는 삼성의 3nm GAP와 실질 성능이 유사할 것으로 전망. 단 공정 차이로 인한 최소한의 성능 차는 존재
이대로 무너질 수 없는 Intel, Super Fin의 등장
Intel은 FinFET을 지속 유지하되, Super Fin이라는 구조로 기존 기술을 대폭 향상 • Intel이 공개한 Super Fin은 기존 10nm 공정을 그대로 유지하면서 트랜지스터 구조와 인터커넥트를 개선해 전력 소모를 줄인 것 • 개선 방식은 크게 3가지, 1) 트랜지스터 소재 자체의 저항을 낮추고, 2) 패널에 더 많은 전류가 빠르게 흐르도록 했으며, 3) 게이트를 통과하는 핀도 게이트와 5개의 면으로 맞닿도록 설계하여 전류 흐름을 보다 정밀하게 통제 • 결론적으로 새로운 구조는 전하 운반체의 이동 속도를 향상시켰으며, 게이트 저항을 30% 가량 낮추게 됨 3Q20 Intel의 10nm의 본격 양산과 Super Fin 구조 전환 • 기존에 일부에만 10nm를 적용하고 대부분 14nm로 생산하던 체제를 3Q20부터 10nm 중심으로 전환 10nm의 본격 양산 • 현재 타이거레이크(Tiger Lake)부터 Super Fin 구조를 순차적으로 적용할 계획이며, 이후에도 해당 구조를 유지할 전망
FinFET에서 지체된 인텔의 공정
Scaling에 실패한 Intel은 Back-end 강조
Intel은 Super Fin과 함께 3D 적층 기술인 ‘포베로스’를 강조 • Intel은 ‘인텔 하이브리드 기술(Intel Hybrid Technology)’이 적용된 CPU, 코드명 ‘레이크필드(Lakefield)’ 출시 • 인텔 하이브리드 CPU는 인텔의 독자적 3차원 적층 패키지 기술인 ‘포베로스’와 PoP(Package on Package) 기술 이용해 만든 칩 • 포베로스로는 2개의 Logic Die와 2개의 DRAM 레이어를 적층하여 최대 56% 더 작은 패키지를 구현, 성능은 기존 10세대보다 낮지만 전력 소모를 크게 줄임 당초 일부 저전력 모바일 CPU에나 적용될 것으로 전망됐으나, 앨더 레이크에도 적용할 계획 발표 Back-end에 대한 대대적 변화로 Front-end의 부진을 만회 • Intel은 앨더레이크를 Enhanced Super Fin 10nm 공정으로 제조한 뒤, 자사 후공정 기술 적용해 하이브리드 CPU로 출시할 계획 • 성능은 고성능 코어를 추가하여 향상시키되, 전력 소모를 줄이기 위해 Back-end 부문을 적극 활용하겠다는 전략
Intel은 제조경쟁력을 회복할 수 있을까
반도체의 Scaling이 진행될수록 FinFET 구조는 GAA 대비 한계를 보일 것 인텔도 FET 구조 변경이 불가피 • GAA가 MBCFET까지 발전을 할 경우, 전류 차단 능력에 있어 FinFET은 GAA 대비 근본적인 한계를 보일 수 밖에 없음 • Scaling이 진행될수록 단채널 효과는 더욱 심화 유효 채널 너비를 확대하는 데에 FinFET은 MBCFET 대비 불리 • TSMC는 2024년까지 2nm GAA 전환을 선언 2024년부터는 Intel 역시 삼성의 MBCFET과 유사한 HNS 개발 로드맵은 보유 • 그러나 미세공정화도 진행하지 못하고 있는 상황에서 FET 구조 변경 및 Scaling을 동시에 성공시킬 수 있을지는 미지수 Intel의 외주 생산 전환 시, Foundry Super Cycle은 더욱 앞당겨질 것 • Intel이 FinFET을 포기하고 GAA 전환하며 외주 생산 체제에 돌입한다면, Foundry Shortage는 더욱 심화 Super Cycle의 도래 • Intel이 자체 생산을 지속한다 하더라도, AI와 IoT, Edge Computing의 영향으로 High-end Foundry의 Super Cycle은 예정된 미래
